Giáo trình Vi xử lý - Chương 4: Tổ chức nhập/xuất
Tài liệu vi xử lý
Tổ chức nhập / xuất
CHƯƠNG 4: TỔ CHỨC NHẬP / XUẤT
1. Các mạch phụ trợ 8284 và 8288
1.1. Mạch tạo xung nhịp 8284
Mạch tạo xung nhịp dùng để cung cấp xung nhịp cho µP.
1
2
3
4
5
6
7
8
9
18
17
16
15
14
13
12
11
10
CSYNC
PCLK
VCC
X1
AEN1
X2
RDY1 ASYNC
READY
RD2
EFI
F/C
AEN2
CLK
OSC
RES
GND
RESET
8284
Hình 4.1 – Mạch tạo xung nhịp 8284
CSYNC (Clock Synchronisation): ngõ vào xung đồng bộ chung khi hệ thống có
các 8284 dùng dao động ngoài tại chân EFI. Khi dùng mạch dao động trong thì phải
nối đất.
PCLK (Peripheral Clock): xung nhịp f = fX/6 (fX là tần số thạch anh)
AEN1, AEN2 (Address Enable): cho phép chọn các chân RDY1, RDY2 báo
hiệu trạng thái sẵn sàng của bộ nhớ hay thiết bị ngoại vi
18
17
16
15
14
13
12
11
10
1
2
3
4
5
6
7
8
9
VCC
X1
CSYNC
PCLK
X2
AEN1
ASYNC RDY1
EFI
READY
RD2
F/C
OSC
RES
RESET
AEN2
CLK
GND
8284
Vcc
+
Hình 4.2 – Mạch khởi động cho 8284
RDY1, RDY2 (Bus ready): tạo các chu kỳ đợi ở CPU
Phạm Hùng Kim Khánh
Trang 74
Tài liệu vi xử lý
Tổ chức nhập / xuất
READY: nối đến chân READY của µP.
CLK (Clock): xung nhịp f = fX/3, nối với chân CLK của µP.
RESET: nối với chân RESET của µP, là tín hiệu khởi động lại toàn hệ thống
RES(Reset Input): chân khởi động cho 8284
OSC: ngõ ra xung nhịp có tần số fX
F/C (Frequency / Crystal): chọn nguồn tín hiệu chuẩn cho 8284, nếu ở mức cao
thì chọn tần số xung nhịp bên ngoài, ngược lại thì dùng xung nhịp từ thạch anh
EFI (External Frequency Input): xung nhịp từ bộ dao động ngoài
ASYNC : chọn chế độ làm việc cho tín hiệu RDY.
X1,X2: ngõ vào của thạch anh
1.2.
Mạch điều khiển bus 8288
Mạch điều khiển bus 8288 lấy một số tín hiệu điều khiển của µP và cung cấp
các tín hiệu điều khiển cần thiết cho hệ vi xử lý.
1
2
20
19
18
17
16
15
14
13
12
11
IOB
CLK
S1
VCC
S0
3
S2
4
DT/R MCE/PDEN
5
ALE
DEN
CEN
6
AEN
7
MRDC
AMWC
MWTC
GND
INTA
8
IORC
AIOWC
IOWC
9
10
8288
Hình 4.3 – Mạch điều khiển bus 8288
IOB (Input / Output Bus Mode): điều khiển để 8288 làm việc ở các chế độ bus
khác nhau.
CLK (Clock): ngõ vào lấy từ xung nhịp hệ thống.
S2, S1, S0 : các tín hiệu trạng thái lấy trực tiếp từ µP. Tuỳ theo các giá trị nhận
được mà 8288 sẽ đưa các tín hiệu theo bảng 4.1.
Bảng 4.1:
Tạo tín hiệu
S2
S1
S0
0
0
0
INTA
IORC
0
0
0
1
1
1
1
0
1
1
0
0
1
1
1
0
1
0
1
0
1
IOWC, AIOWC
Không
MRDC
MRDC
MWTC, AMWC
Không
Phạm Hùng Kim Khánh
Trang 75
Tài liệu vi xử lý
Tổ chức nhập / xuất
DT/R (Data Transmit/Receive): µP truyền (1) hay nhận (0) dữ liệu.
ALE (Address Latch Enable): tín hiệu cho phép chốt địa chỉ
AEN (Address Enable): chờ thời gian trễ khoảng 150 ns sẽ tạo các tín hiệu điều
khiển ở đầu ra của 8288 để đảm bảo rằng địa chỉ sử dụng đã hợp lệ.
MRDC(Memory Read Command): điều khiển đọc bộ nhớ
MWTC(Memory Write Command): điều khiển ghi bộ nhớ
AMWC(Advanced MWTC),: giống như MWTC nhưng hoạt động sớm hơn
một chút dùng cho các bộ nhớ chậm đáp ứng kịp tốc độ µP.
IOWC(I/O Write Command): điều khiển ghi ngoại vi
AIOWC (Advanced IOWC),: giống như IOWC nhưng hoạt động sớm hơn
một chút dùng cho các ngoại vi chậm đáp ứng kịp tốc độ µP.
IORC(I/O Read Command): điều khiển đọc ngoại vi
INTA (Interrupt Acknowledge): ngõ ra thông báo µP chấp nhận yêu cầu ngắt
của thiết bị ngoại vi
CEN (Command Enable): cho phép đưa ra các tín hiệu của 8288.
DEN (Data Enable): tín hiệu điều khiển bus dữ liệu thành bus cục bộ hay bus hệ
thống.
MCE / PDEN (Master Cascade Enable / Peripheral Data Enable): định chế độ
làm việc cho mạch điều khiển ngắt PIC 8259.
2. Giao tiếp với thiết bị ngoại vi
2.1.
Các kiểu giao tiếp vào / ra
2.1.1.Thiết bị ngoại vi có địa chỉ tách rời với bộ nhớ
Trong cách giao tiếp này, bộ nhớ dùng toàn bộ không gian 1 MB. Các thiết bị
ngoại vi sẽ có một không gian 64 KB cho mỗi loại cổng. Trong kiểu giao tiếp này, ta
phải dùng tín hiệu IO/M và các lệnh trao đổi dữ liệu thích hợp.
Bộ nhớ:
Ngoại vi:
IO/M = 0, dùng lệnh MOV
IO/M = 1, dùng lệnh IN (nhập) hay OUT (xuất)
2.1.2.Thiết bị ngoại vi và bộ nhớ có chung không gian địa
chỉ
Trong kiểu giao tiếp này, thiết bị ngoại vi sẽ chiếm một vùng nào đó trong
không gian địa chỉ 1 MB và ta chỉ dùng lệnh MOV để thực hiện trao đổi dữ liệu.
2.2.
Giải mã địa chỉ cho thiết bị vào / ra
Việc giải mã địa chỉ cho thiết bị ngoại vi cũng tương tự với việc giải mã địa chỉ
cho bộ nhớ. Thông thường, các cổng có địa chỉ 8 bit A0 – A7. Tuy nhiên, trong một số
hệ vi xử lý, các cổng sẽ có địa chỉ 16 bit.
Ta có thể dùng mạch NAND để tạo tín hiệu chọn cổng nhưng mạch này chỉ có
thể giải mã cho 1 cổng. Trong trường hợp cần nhiều tín hiệu chọn cổng, ta có thể dùng
bộ giải mã 74LS138 để giải mã cho 8 cổng khác nhau.
Phạm Hùng Kim Khánh
Trang 76
Tài liệu vi xử lý
Tổ chức nhập / xuất
1
2
3
15
14
13
12
11
10
9
A0
A1
A2
A
B
C
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
1
2
6
4
5
IO/M
G1
3
A3 - A7
G2A
G2B
7
74LS138
(a) Giải mã cho cổng vào
1
15
A0
A
Y0
Y1
2
14
13
12
11
10
9
A1
B
3
A2
C
Y2
Y3
Y4
Y5
Y6
Y7
1
6
IO/M
G1
3
4
5
A3 - A7
G2A
G2B
2
7
74LS138
(b) Giải mã cho cổng ra
Hình 4.4 – Giải mã cho các cổng
2.3.
Các mạch cổng đơn giản
Các mạch cổng có thể được xây dựng từ các mạch chốt 8 bit (74LS373: kích
theo mức, 74LS374: kích theo cạnh), các mạch đệm 8 bit (74LS245). Chúng được
dùng trong các giao tiếp đơn giản để µP và ngoại vi hoạt động tương thích với nhau.
2.4.
Giao tiếp vào/ra song song lập trình được 8255A
PPI (Programmable Peripheral Interface)
2.4.1.Giới thiệu
8255A là thiết bị xuất nhập song song lập trình được. Nó là một thiết bị I/O đa
dụng có thể sử dụng với bất cứ µP nào, có thể lập trình để truyền dữ liệu, từ I/O thông
thường đến I/O interrupt.
8255A có thể chia thành 3 Port: A, B và C; mỗi port 8 bit trong đó Port C có thể
sử dụng như 8 bit riêng hay chia thành 2 nhóm, mỗi nhóm 4 bit: PCH (PC7 ÷ PC4) và
PCL (PC3 ÷ PC0).
8255A có thể hoạt động ở 2 chế độ (mode): BSR (Bit Set/Reset) và I/O.
Chế độ BSR: dùng để đặt hay xóa các bit của Port C.
Chế độ I/O: gồm có 3 chế độ:
- Chế độ 0: tất cả các Port làm việc như các Port I/O đơn giản.
- Chế độ 1 (chế độ bắt tay: handshake): các Port A và B dùng các bit của
Port C làm tín hiệu bắt tay. Trong chế độ này, các kiểu truyền dữ liệu I/O
có thể được cài đặt, kiểm tra trạng thái và ngắt.
- Chế độ 2: Port A có thể dùng để truyền dữ liệu song hướng dùng các tín
hiệu bắt tay từ Port C còn Port B được thiết lập ở chế độ 0 hay 1.
Phạm Hùng Kim Khánh
Trang 77
Tài liệu vi xử lý
Tổ chức nhập / xuất
D7 – D0: bus dữ liệu
34
33
32
31
30
29
28
27
4
D0
D1
D2
D3
D4
D5
D6
D7
PA0
PA1
PA2
PA3
PA4
PA5
PA6
PA7
3
PA7 – PA0: Port A
PB7 – PB0: Port B
PC7 – PC0: Port C
A1, A0: giải mã
2
1
40
39
38
37
RESET: ngõ vào Reset
CS : Chip Select
RD : Read
WR : Write
VCC: +5V
GND: 0V
5
36
9
18
19
20
21
22
23
24
25
RD
PB0
PB1
PB2
PB3
PB4
PB5
PB6
PB7
8255
WR
A0
8
A1
35
6
RESET
CS
14
15
16
17
13
12
11
10
PC0
PC1
PC2
PC3
PC4
PC5
PC6
PC7
Hình 4.5 – Sơ đồ chân của 8255A
2.4.2.Sơ đồ khối
Nhóm A:
PA7 ÷PA0
PC7 ÷PC4
- PA (8)
Điều khiển
nhóm A
- PCH (4)
Bộ đệm dữ
liệu
D7 ÷D0
RD
WR
Nhóm B:
- PB (8)
PB7 ÷PB0
PC3 ÷PC0
Logic điều
khiển
- PCL (4)
Điều khiển
A1
A0
nhóm B
CS
Hình 4.6 – Sơ đồ khối của 8255A
Logic điều khiển của 8255A gồm có 6 đường:
-
RD (Read): cho phép ĐỌC. Khi chân này ở mức THẤP thì cho phép đọc dữ
liệu từ Port I/O đã chọn.
Phạm Hùng Kim Khánh
Trang 78
Tài liệu vi xử lý
Tổ chức nhập / xuất
-
WR (Write): cho phép GHI. Khi chân này ở mức THẤP thì cho phép ghi dữ
liệu ra Port I/O đã chọn.
- RESET: khi chân này ở mức cao thì sẽ xoá thanh ghi điều khiển và đặt các
Port ở chế độ nhập.
-
CS (Chip Select): chân chọn chip, thông thường CS được nối vào địa chỉ
giải mã.
- A1, A0: giải mã xác định Port
Bảng 4.2:
A1 A0
Chọn
CS
0
0
0
1
1
x
0
1
0
1
x
Port A
Port B
Port C
0
0
0
Thanh ghi điều khiển
1
8255A không hoạt động
EN
Thanh ghi điều khiển
A1
A0
(CR: Control Register)
EN
EN
Giải mã
nội
Port A
CS
Port B
Port C
EN
RD
WR
Hình 4.7 – Giải mã chọn các Port
Ví dụ: Xét sơ đồ kết nối 8255A như hình vẽ trang bên:
Theo bảng 4.2, để chọn Port A, ta phải có:
CS = 0
A1 = 0
A0 = 0
Phạm Hùng Kim Khánh
Trang 79
Tài liệu vi xử lý
Tổ chức nhập / xuất
34
33
32
31
30
29
28
27
4
D0
D1
D2
D3
D4
D5
D6
D7
PA0
PA1
PA2
PA3
PA4
PA5
PA6
PA7
3
2
1
40
39
38
37
5
36
9
18
19
20
21
22
23
24
25
IOR
IOW
A0
RD
WR
A0
PB0
PB1
PB2
PB3
PB4
PB5
PB6
PB7
8
A1
A1
RESET 8255
35
6
A7
A6
A5
A4
A3
A2
RESET
CS
1
2
3
14
15
16
17
13
12
11
10
PC0
PC1
PC2
PC3
PC4
PC5
PC6
PC7
Hình 4.8 – Logic chọn chip 8255A
Mà CS = 0 khi A7 = A6 = A5 = A4 = A3 = A2 = 1. Từ đó ta được địa chỉ Port
I/O như sau:
Bảng 4.3:
A1 A0
CS
Port Địa chỉ hex
A7 A6 A5 A4 A3 A2 A1 A0
1
1
1
1
1
1
0
0
1
1
0
1
0
1
A
B
FCh
FDh
FEh
FFh
C
CR
Thanh ghi điều khiển:
Như đã biết, 8255A có 2 chế độ hoạt động và các Port của nó có thể có các
chức năng I/O khác nhau. Để xác định chức năng của các Port, 8255A có một thanh
ghi điều khiển (CR: Control Register). Nội dung của thanh ghi này gọi là từ điều khiển
(CW: Control Word). Thanh ghi điều khiển sẽ được truy xuất khi A1 = A0 = 1. Chú ý
rằng ta không thể thực hiện tác vụ Đọc đối với thanh ghi này.
Nếu bit D7 = 0, Port C làm việc ở chế độ BSR nhưng từ điều khiển BSR không
ảnh hưởng đến chức năng các Port A, B.
Phạm Hùng Kim Khánh
Trang 80
Tài liệu vi xử lý
Tổ chức nhập / xuất
D7 D6 D5 D4 D3 D2 D1 D0
1: Mode I/O
0: Mode BSR
Nhóm A
Nhóm B
PCH (PC7 ÷ PC4)
1: Input
PCL (PC3 ÷ PC0)
1: Input
0: Output
0: Output
PA
PB
1: Input
0: Output
1: Input
0: Output
Mode
Mode
1x: Mode 2
01: Mode 1
00: Mode 0
1: Mode 1
0: Mode 0
Hình 4.9 – Dạng từ điều khiển cho 8255A ở chế độ I/O
2.4.3.Mode 0: Xuất/nhập đơn giản
Trong chế độ này, mỗi port (hay nửa port của Port C) làm việc như các port
nhập hay xuất với các tính chất sau:
- Các ngõ ra được chốt.
- Các ngõ vào không được chốt.
- Các port không có khả năng bắt tay và ngắt.
Để giao tiếp với ngoại vi thông qua 8255A cần phải:
- Xác định địa chỉ của các port A, B, C và CR thông qua các chân chọn
chip CS và giải mã A1, A0.
- Ghi từ điều khiển vào thanh ghi điều khiển.
- Ghi các lệnh I/O để giao tiếp với ngoại vi qua các port A, B, C.
Phạm Hùng Kim Khánh
Trang 81
Ví dụ: Xét sơ đồ kết nối 8255A như sau:
VCC
1
1
1
1
1
1
2
2
2
2
2
2
74LS245
A1
A15
A14
A13
A12
A11
A10
34
33
32
31
30
29
28
27
4
2
3
4
5
6
7
8
9
18
17
16
15
14
13
12
11
D0
D1
D2
D3
D4
D5
D6
D7
PA0
PA1
PA2
PA3
PA4
PA5
PA6
PA7
B1
B2
B3
B4
B5
B6
B7
B8
3
A2
A3
A4
A5
A6
A7
A8
2
1
40
39
38
37
5
36
9
18
19
20
21
22
23
24
25
19
1
IOR
IOW
A0
RD
WR
A0
PB0
PB1
PB2
PB3
PB4
PB5
PB6
PB7
G
VCC
DIR
8
VCC
A1
A1
RESET 8255
35
6
RESET
CS
U?A
74LS245
1
2
3
14
15
16
17
13
12
11
10
2
3
4
5
6
7
8
9
18
17
16
15
14
13
12
11
PC0
PC1
PC2
PC3
PC4
PC5
PC6
PC7
A1
A2
A3
A4
A5
A6
A7
A8
B1
B2
B3
B4
B5
B6
B7
B8
7400
A9
A8
1
1
1
1
1
1
2
2
2
2
2
2
A7
A6
A5
A4
A3
A2
19
1
G
DIR
S1
S2
S3
S4
VCC
Hình 4.10 – Giao tiếp các port 8255A ở mode 0
Tài liệu vi xử lý
Tổ chức nhập / xuất
- Xác định địa chỉ port:
Bảng 4.4:
A1 A0 Port Địa chỉ
CS
hex
A15
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
0
0
1
1
A0
0
1
0
1
0
0
0
0
0
0
1
1
0
0
0
0
0
0
A
B
C
300h
301h
302h
CR 303h
- Từ điều khiển:
Bảng 4.5:
D7
D6
0
D5
0
D4
D3
D2
0
D1
D0
0
1
0
0
1
= 82h
I/O
Nhóm A ở
PA:
PCH: Nhóm B ở
PB:
PCL:
mode
mode 0
Output Output
mode 0
Input
Output
Các Port của 8255A được khởi động bằng cách đặt từ điều khiển 82h vào thanh
ghi điều khiển.
Trong sơ đồ kết nối này, 4 bit cao của Port B dùng làm Port nhập còn Port A và
Port C làm Port xuất. Các tác vụ Đọc và Ghi được phân biệt bằng các tín hiệu điều
khiển IOR và IOW .
Phạm Hùng Kim Khánh
Trang 83
Tài liệu vi xử lý
Tổ chức nhập / xuất
- Lưu đồ giải thuật:
Begin
Khởi động 8255A
Y
Y
Sáng 4 Led ở 4 bit thấp
Nhấn SW1?
của Port A
N
Sáng 4 Led ở 4 bit cao
của Port A
Nhấn SW2?
N
Y
Y
Sáng 4 Led ở 4 bit cao
của Port C
Nhấn SW3?
N
Sáng 4 Led ở 4 bit thấp
của Port C
Nhấn SW4?
N
- Chương trình:
.MODEL
.STACK
.CODE
SMALL
100h
main PROC
; Định cấu hình cho 8255
MOV AL,82h
; Từ điều khiển (CW) là 82h
; Địa chỉ thanh ghi điều khiển (CR)
; Ghi CW vào CR
MOV DX,303h
OUT DX,AL
cont:
MOV DX,301h
; Địa chỉ Port B
IN
AL,DX
; Đọc dữ liệu từ Port B (công tắc)
; Che 4 bit thấp
AND AL,0F0h
MOV AH,AL
CMP AH,01110000b
JNE notSW1
MOV AL,0Fh
MOV DX,300h
OUT DX,AL
; Kiểm tra công tắc 1
; Nếu không nhấn
; Nếu nhấn công tắc 1 thì
; xuất ra Port A
; để sáng 4 Led ở 4 bit thấp (Port A)
notSW1:
CMP AH,10110000b
; Kiểm tra công tắc 2
; Nếu không nhấn
JNE notSW2
Phạm Hùng Kim Khánh
Trang 84
Tài liệu vi xử lý
Tổ chức nhập / xuất
MOV AL,0F0h
MOV DX,300h
OUT DX,AL
; Nếu nhấn công tắc 2 thì
; xuất ra Port A
; để sáng 4 Led ở 4 bit cao (Port A)
; Kiểm tra công tắc 3
notSW2:
CMP AH,11010000b
JNE notSW3
MOV AL,0Fh
MOV DX,302h
OUT DX,AL
; Nếu không nhấn
; Nếu nhấn công tắc 3 thì
; xuất ra Port C
; để sáng 4 Led ở 4 bit cao (Port C)
; Kiểm tra công tắc 4
notSW3:
CMP AH,11100000b
JNE notSW4
MOV AL,F0h
MOV DX,302h
OUT DX,AL
; Nếu không nhấn
; Nếu nhấn công tắc 4 thì
; xuất ra Port C
; để sáng 4 Led ở 4 bit thấp (Port C)
notSW4:
JMP cont
main ENDP
END main
2.4.4.Mode BSR
Mode BSR chỉ liên quan đến 8 bit của Port C, có thể đặt hay xoá các bit bằng
cách ghi một từ điều khiển thích hợp vào thanh ghi điều khiển. Một từ điều khiển với
D7 = 0 gọi là từ điều khiển BSR, từ điều khiển này không làm thay đổi bất cứ từ điều
khiển nào được truyền trước đó với D7 = 1, nghĩa là các hoạt động I/O của Port A và
B không bị ảnh hưởng bởi từ điều khiển BSR.
Từ điều khiển BSR:
Từ điều khiển BSR khi được ghi vào thanh ghi điều khiển sẽ đặt hay xoá mỗi
lần 1 bit.
D7
0
D6
x
D5
x
D4
X
D3
D2
D1
D0
S/R
Mode BSR
Không sử dụng
Chọn bit
000: PC0
001: PC1
010: PC2
011: PC3
100: PC4
101: PC5
110: PC6
111: PC7
0: Xoá (Reset)
1: Đặt (Set)
Ví dụ: Xét sơ đồ kết nối 8255A như hình 4.10. Giả sử ta cần tạo một sóng chữ
nhật tại bit PC0.
Để tạo một sóng chữ nhật tại PC0, ta cần 2 mức logic là 0 và 1 tại PC0.
Phạm Hùng Kim Khánh
Trang 85
Tài liệu vi xử lý
Tổ chức nhập / xuất
D7 D6 D5 D4 D3 D2 D1 D0
Đặt bit PC0 = 1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
= 01h
= 00h
Xoá bit PC0 = 0
- Địa chỉ thanh ghi điều khiển (bảng 4.4): 303h
- Chương trình con:
bsr: MOV
MOV
AL,01h
DX,303h
DX,AL
DELAY1
AL,00h
DX,AL
DELAY2
bsr
; Từ điều khiển BSR
; Địa chỉ thanh ghi điều khiển (CR)
; Đặt PC0 = 1
OUT
CALL
MOV
; Chờ
; Từ điều khiển BSR
; Xóa PC0 = 0
OUT
CALL
JMP
; Chờ
Khi sử dụng ở mode BSR, cần chú ý các điều sau:
- Để đặt hay xoá các bit ở Port C, từ điều khiển được ghi vào thanh ghi
điều khiển chứ không ghi vào Port C.
- Một từ điều khiển BSR chỉ ảnh hưởng đến một bit của Port C.
- Từ điều khiển BSR không ảnh hưởng đến I/O mode.
2.4.5.Mode 1: Nhập / xuất với bắt tay (handshake)
Trong mode 1, các tín hiệu bắt tay được trao đổi giữa µP và thiết bị ngoại vi
trước khi truyền dữ liệu. Các đặc tính ở chế độ này là:
- Hai Port A, B làm việc như các Port I/O 8 bit.
- Mỗi Port sử dụng 3 đường từ Port C làm các tín hiệu bắt tay. Hai đường
còn lại có thể dùng cho các chức năng I/O đơn giản.
- Dữ liệu nhập / xuất được chốt.
- Hỗ trợ ngắt.
Phạm Hùng Kim Khánh
Trang 86
Tài liệu vi xử lý
Tổ chức nhập / xuất
2.4.5.1. Các tín hiệu điều khiển nhập
Port A nhập
INTEA
PC4
PC5
STBA
IBFA
INTRA
PC3
Port B nhập
INTEB
PC2
PC1
STBB
IBFB
INTRB
I/O
PC3
PC6,7
Hình 4.11 – Cấu hình nhập của 8255A ở mode 1
Theo hình vẽ, ta thấy Port A dùng 3 đường tín hiệu trên PC3, PC4 và PC5; Port
B dùng 3 đường tín hiệu trên PC0, PC1 và PC2 làm các tín hiệu bắt tay. Các tín hiệu
này có các chức năng sau khi các port A và B được đặt cấu hình là nhập:
-
STB (Strobe Input): tích cực mức thấp, tín hiệu này được tạo bởi thiết bị
ngoại vi để xác định rằng ngoại vi đã truyền 1 byte dữ liệu. Khi 8255A
đáp ứng STB , nó sẽ tạo ra IBF và INTR (hình 4.12).
- IBF (Input Buffer Full): tín hiệu này dùng để xác nhận 8255A đã nhận
byte dữ liệu. Nó sẽ bị xoá khi µP đọc dữ liệu.
- INTR (Interrupt Request): Đây là tín hiệu xuất dùng để ngắt µP. Nó
được tạo ra nếu STB, IBF và INTE (flipflop bên trong) đều ở mức logic
1 và bị xoá bởi cạnh xuống của tín hiệu RD (Hình 4.12).
- INTE (Interrupt Enable): là một flipflop dùng để cho phép hay cấm quá
trình tạo ra tín hiệu INTR. Hai flipflop INTEA và INTEB được đặt / xoá
dùng BSR mode thông qua PC4 và PC2.
Phạm Hùng Kim Khánh
Trang 87
Tài liệu vi xử lý
Tổ chức nhập / xuất
STB
IBF
INTR
RD
Data
input
Hình 4.12 – Dạng sóng định thì cho ngõ vào có strobe
Các từ điều khiển và trạng thái:
- Từ điều khiển: để xác định từ điều khiển, ta sử dụng hình 3.4.5
D7
1
I/O mode
D6
0
D5
1
D4
1
PA: nhập
D3
D2
1
D1
1
D0
X
1/0
PA: Mode 1
PC6,7
1: nhập
0: xuất
PB: Mode 1 PB: nhập
- Từ trạng thái: sẽ được đặt trong thanh ghi tích luỹ nếu đọc Port C.
D7
I/O
D6
I/O
D5
D4
D3
D2
D1
D0
IBFA
INTEA INTRA INTEB
IBFB
INTRB
Phạm Hùng Kim Khánh
Trang 88
Tài liệu vi xử lý
Tổ chức nhập / xuất
2.4.5.2. Các tín hiệu điều khiển xuất
Port A xuất
INTEA
PC7
PC6
OBFA
ACKA
INTRA
PC3
Port B xuất
INTEB
PC1
PC2
OBFB
ACKB
INTRB
I/O
PC0
PC4,5
Hình 4.13 – Cấu hình xuất của 8255A ở mode 1
Chức năng các đường tín hiệu :
-
OBF (Output Buffer Full): tín hiệu này sẽ xuống mức thấp khi µP ghi
dữ liệu vào Port xuất của 8225A. Tín hiệu này đưa đến thiết bị ngoại vi
để xác định dữ liệu sẵn sàng đưa vào ngoại vi (Hình 4.14). Nó sẽ lên
mức cao khi 8255A nhận ACK từ ngoại vi.
-
ACK (Acknowledge): đây là tín hiệu nhập từ ngoại vi (tích cực mức
thấp) xác nhận dữ liệu đã nhập vào ngoại vi.
- INTR (Interrupt Request): đây là tín hiệu xuất, đặt bằng cạnh lên của tín
hiệu ACK. Tín hiệu này có thể dùng để ngắt µP yêu cầu byte dữ liệu kế
tiếp để xuất. INTR được đặt khi OBF, ACK và INTE ở mức logic 1
(Hình 4.14) và được xoá bởi cạnh xuống của tín hiệu WR
- INTE (Interrupt Enable): đây là flipflop nội dùng để tạo tín hiệu INTR.
Hai flipflop INTEA và INTEB điều khiển bằng các bit PC6 và PC2
thông qua BSR mode.
Phạm Hùng Kim Khánh
Trang 89
Tài liệu vi xử lý
Tổ chức nhập / xuất
WR
OBF
INTR
ACK
Output
Hình 4.14 – Dạng sóng cho xuất strobe (có lấy mãu) (với bắt tay)
Từ điều khiển và trạng thái:
- Từ điều khiển:
D7
1
I/O
mode
D6
0
D5
1
D4
0
D3
1/0
D2
1
D1
D0
X
0
PA: Mode 1
PA: xuất PC4,5
PB:
PB: xuất
1: nhập mode 1
0: xuất
- Từ trạng thái:
D6 D5
D7
OBFA
D4
I/O
D3
D2
D1
OBFB
D0
INTEA I/O
INTRA INTEB
INTRB
2.4.6.Mode 2: Truyền dữ liệu song hướng
Mode nay dùng chủ yếu trong các ứng dụng như truyền dữ liệu giữa hai máy
tính hay giao tiếp bộ điều khiển đĩa mềm. Trong mode này, Port A dùng làm Port song
hướng và Port B làm việc ở Mode 0 hay 1. Port A sử dụng 5 tín hiệu tại Port C làm các
tín hiệu điều khiển để truyền dữ liệu. Ba tín hiệu còn lại của Port C được dùng làm I/O
đơn giản hay bắt tay cho Port B.
Phạm Hùng Kim Khánh
Trang 90
Tài liệu vi xử lý
Tổ chức nhập / xuất
Port A
OBFA
ACKA
PA7 ÷PA0
Từ điều khiển:
D2
D7 D6 D5 D4 D3
D1
1
D0
PC7
PC6
1
1
X
X
X
0
1/0
I/O
PA:
Mode 2
PB:
PB:
PC2÷0:
1:Nhập
0:Xuất
IBFA
Mode 0 Nhập
PC5
PC4
STBA
INTRA
PC3
I/O
PC2 ÷ PC0
PB7 ÷PB0
Port B
(a) 8255A ở mode 2 và mode 0 (nhập)
Port A
OBFA
ACKA
PA7 ÷PA0
Từ điều khiển:
D7 D6 D5 D4 D3
D2
1
D1
0
D0
X
PC7
PC6
1
1
X
X
X
I/O
PA:
Mode 2
PB:
PB:
IBFA
Mode 1 xuất
PC5
PC4
STBA
INTRA
PC3
Port B
PB7 ÷PB0
PC1
OBFB
PC2
ACKB
PC0
INTRB
(a) 8255A ở mode 2 và mode 1 (xuất)
Hình 4.15 – 8255A dùng ở Mode 2
2.4.7.Các ví dụ minh họa
2.4.7.1. Giao tiếp với bộ chuyển đổi A/D ADC0804 dùng
8255A ở Mode 0 và Mode BSR
Ta thiết lập 8255A hoạt động như sau:
- Dùng Port A để đọc dữ liệu.
- Dùng PC0, PC3 điều khiển các chân RD , WR của ADC0804.
Phạm Hùng Kim Khánh
Trang 91
Tài liệu vi xử lý
Tổ chức nhập / xuất
Xét sơ đồ mạch có logic chọn chip giống như hình 4.10. Tầm địa chỉ Port từ
300h ÷ 303h.
- Từ điều khiển mode 0:
Port A: nhập
Pot B: không sử dụng
Port Clow: port xuất dùng để điều khiển 2 ngõ RD , WR của ADC0804
Port Chigh: port nhập dùng để đọc trạng thái ở chân INTR của ADC0804
D7
1
D6
0
D5
0
D4
1
D3
0
D2
0
D1
0
D0
0
= 90h
I/O PA: mode 0 PA: nhập PCH: xuất PB: không sử dụng PCL: xuất
- Từ điều khiển BSR:
D7 D6 D5 D4 D3 D2 D1 D0
Đặt PC0
Xoá PC0
Đặt PC3
Xoá PC3
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
0
0
1
1
1
0
1
0
= 01h
= 00h
= 07h
= 06h
Phạm Hùng Kim Khánh
Trang 92
1
1
1
1
1
1
2
2
2
2
2
2
A15
A14
A13
A12
A11
A10
34
33
32
31
30
29
28
27
4
18
17
16
15
14
13
12
11
6
7
D0
D1
D2
D3
D4
D5
D6
D7
PA0
PA1
PA2
PA3
PA4
PA5
PA6
PA7
DB0
DB1
DB2
DB3
DB4
DB5
DB6
DB7
+IN
-IN
VI+
VI-
3
2
1
9
VREF/2
CLKR
VREF/2
40
39
38
37
19
4
CLKIN
1
2
3
CS
RD
5
36
9
18
19
20
21
22
23
24
25
5
IOR
IOW
A0
RD
PB0
PB1
PB2
PB3
PB4
PB5
PB6
PB7
INTR
WR
WR
A0
ADC0804
8
A1
A1
35
6
8255
RESET
RESET
CS
U?A
1
2
3
14
15
16
17
13
12
11
10
PC0
PC1
PC2
PC3
PC4
PC5
PC6
PC7
7400
A9
A8
1
1
1
1
1
1
2
2
2
2
2
2
A7
A6
A5
A4
A3
A2
Hình 4.16 – Giao tiếp bộ chuyển đổi A/D ADC0804 dùng 8255A
Tải về để xem bản đầy đủ
30 trang
05/05/2022
2860
Bạn đang xem 20 trang mẫu của tài liệu "Giáo trình Vi xử lý - Chương 4: Tổ chức nhập/xuất", để tải tài liệu gốc về máy hãy click vào nút Download ở trên
File đính kèm:
- giao_trinh_vi_xu_ly_chuong_4_to_chuc_nhapxuat.pdf
