›

Bài giảng Thiết kế luận lý 1 - Chương 4: Linh kiện mạch điện tử - Nguyễn Quang Huy

Download
dce  
2012  
Khoa KH & KTMT  
Bộ môn Kỹ Thuật Máy Tính  
Biên soạn tài liệu:  
BK  
TP.HCM  
Phạm Tường Hải  
Phan Đình Thế Duy  
Nguyễn Trần Hữu Nguyên  
Nguyễn Quang Huy  
Logic Design 1  
dce Tài liꢀu tham khꢁo  
2012  
• “Digital Systems, Principles and Applications”,  
8th/5th Edition, R.J. Tocci, Prentice Hall  
• “Digital Logic Design Principles”, N.  
Balabanian & B. Carlson – John Wiley & Sons  
Inc., 2004  
Logic Design 1  
2
dce  
2012  
Linh kiện mạch  
tuần tự  
BK  
TP.HCM  
Logic Design 1  
dce Giꢂi thiꢀu  
2012  
• Mꢃch tꢄ hꢅp không có bꢆ nhꢂ  
• Hꢇu hꢈt các hꢀ thꢉng đưꢅc tꢃo thành tꢊ mꢃch tꢄ  
hꢅp và các phꢇn tꢋ nhꢂ  
Logic Design 1  
4
dce Giꢂi thiꢀu (tt)  
2012  
• Phꢇn mꢃch tꢄ hꢅp nhꢌn tín hiꢀu tꢊ input ngoài và tꢊ  
output cꢍa các phꢇn tꢋ nhꢂ (memory elements).  
• Output cꢍa hꢀ thꢉng là mꢆt hàm chꢎc năng lꢏy tín  
hiꢀu input ngoài và thông tin tꢊ các phꢇn tꢋ nhꢂ.  
• Phꢇn tꢋ nhꢂ quan trꢐng nhꢏt là flip-flop (FF) (đưꢅc  
t
ꢃ
o ra t
ꢊ
các c
ꢄng logic).  
– Bꢁn thân cꢄng logic không có khꢁ năng nhꢂ  
– FF: kꢈt nꢉi các cꢄng logic theo cách mà thông tin có thꢑ  
đưꢅc lưu trꢒ  
Logic Design 1  
5
dce Giꢂi thiꢀu (tt)  
2012  
• FF có 2 trꢃng thái  
Q=1, Q’=0 : trꢃng thái HIGH hoꢓc 1, SET.  
Q=0, Q’=1 : trꢃng thái LOW hoꢓc 0, CLEAR / RESET  
FF còn có tên gꢐi khác là Latch (cài)  
Logic Design 1  
6
dce NAND Gate Latch  
2012  
• FF cơ bꢁn nhꢏt có thꢑ đưꢅc xây dꢔng tꢊ 2 cꢄng  
NAND hoꢓc 2 cꢄng NOR  
• FF tꢃo thành tꢊ 2 cꢄng NAND đưꢅc gꢐi là NAND  
gate latch hay latch  
• Ngõ ra cꢄng NAND-1 nꢉi vào ngõ nhꢌp cꢍa cꢄng  
NAND-2 và ngưꢅc lꢃi  
• Output đưꢅc đꢓt tên là Q và Q’ (Q và Q’ luôn ngưꢅc  
nhau trong điꢕu kiꢀn bình thưꢖng).  
• Có 2 input:  
–SET input: set Q = 1.  
–CLEAR input : set Q = 0.  
Logic Design 1  
7
dce NAND Gate Latch  
2012  
• Khi SET = 1 và CLEAR = 1 thì mꢃch NAND latch có  
2 trưꢖng hꢅp có thꢑ xꢁy ra  
– Ngõ xuꢏt phꢗ thuꢆc vào trꢃng thái các ngõ nhꢌp trưꢂc đó  
Logic Design 1  
8
dce NAND Gate Latch  
2012  
• Setting: xꢁy ra khi SET input có mꢆt xung xuꢉng 0  
trong khi CLEAR input vꢘn bꢙng 1  
– Trưꢖng hꢅp Q = 0  
Logic Design 1  
9
dce NAND Gate Latch  
2012  
• Setting: xꢁy ra khi SET input có mꢆt xung xuꢉng 0  
trong khi CLEAR input vꢘn bꢙng 1  
– Trưꢖng hꢅp Q = 1  
Logic Design 1  
10  
dce NAND Gate Latch  
2012  
• Clearing: xꢁy ra khi CLEAR input có mꢆt xung  
xuꢉng 0 trong khi SET input vꢘn bꢙng 1  
– Trꢃng thái Q = 0  
Logic Design 1  
11  
dce NAND Gate Latch  
2012  
• Clearing: xꢁy ra khi CLEAR input có mꢆt xung  
xuꢉng 0 trong khi SET input vꢘn bꢙng 1  
– Trꢃng thái Q = 1  
Logic Design 1  
12  
dce NAND Gate Latch  
2012  
• Khi SET = CLEAR = 0 cùng lúc thì giá trꢚ output sꢛ  
không thꢑ đoán trưꢂc đưꢅc. Tuỳ thuꢆc vào tín hiꢀu  
nào lên 1 trưꢂc.  
• Vì vꢌy, trong NAND latch điꢕu kiꢀn SET = CLEAR =  
0 không đưꢅc sꢋ dꢗng.  
Logic Design 1  
13  
dce NAND Gate Latch  
2012  
Logic Design 1  
14  
dce NOR Gate Latch  
2012  
Logic Design 1  
15  
dce Clock Signals và Clocked FFs  
2012  
• Mꢆt hꢀ thꢉng sꢉ có thꢑ hoꢃt đꢆng trong chꢈ đꢆ bꢏt  
đꢜng bꢆ (Asynchronous) hoꢓc đꢜng bꢆ  
(Synchronous).  
– Hꢀ thꢉng bꢏt đꢜng bꢆ: output có thꢑ thay đꢄi trꢃng thái bꢏt  
kì lúc nào khi input thay đꢄi.  
–
Hꢀ thꢉng đꢜng bꢆ: output thay đꢄi trꢃng thá
i
tꢃi mꢆt thꢖi  
điꢑm xác đꢚnh bꢝi tín hiꢀu clock (Clock signal)  
Logic Design 1  
16  
dce Clock Signals và Clocked FFs  
2012  
• Tín hiꢀu Clock đưꢅc phân bꢄ đꢈn tꢏt cꢁ các phꢇn  
cꢍa hꢀ thꢉng. Output có thꢑ thay đꢄi chꢞ khi tín hiꢀu  
clock chuyꢑn trꢃng thái.  
• Tín hiꢀu clock chuyꢑn trꢃng thái tꢊ  
– 0 lên 1: cꢃnh lên (Positive going transition – PGT).  
– 1 xuꢉng 0: cꢃnh xuꢉng (Negative going transition – NGT).  
Logic Design 1  
17  
dce Clock Signals và Clocked FFs  
2012  
• Hꢇu hꢈt các hꢀ thꢉng sꢉ đꢕu hoꢃt đꢆng ꢝ chꢈ đꢆ  
đꢜng bꢆ (Synchronous).  
• Clocked FF đưꢅc thiꢈt kꢈ đꢑ khi có sꢔ thay đꢄi trꢃng  
thái cꢍa clock thì trꢃng thái cꢍa output cũng thay đꢄi  
theo.  
Logic Design 1  
18  
dce Clocked Flip-Flops  
2012  
• Clocked FFs có mꢆt tín hiꢀu clock đưꢅc đꢓt tên là  
CLK, CP, hoꢓc CK. Hꢇu hꢈt các tín hiꢀu CLK là tín  
hiꢀu kích cꢃnh (egde triggered).  
• Clocked FFs có hơn 1 tín hiꢀu điꢕu khiꢑn, các tín  
hiꢀu điꢕu khiꢑn không ꢁnh hưꢝng đꢈn trꢃng thái cꢍa  
output cho đꢈn khi có sꢔ thay đꢄi trꢃng thái cꢍa  
clock xꢁy ra.  
Logic Design 1  
19  
dce Clocked Flip-Flops  
2012  
Logic Design 1  
20  
Tải về để xem bản đầy đủ
pdf 45 trang Thùy Anh 18920 Free
Download
Bạn đang xem 20 trang mẫu của tài liệu "Bài giảng Thiết kế luận lý 1 - Chương 4: Linh kiện mạch điện tử - Nguyễn Quang Huy", để tải tài liệu gốc về máy hãy click vào nút Download ở trên

File đính kèm:

  • pdfbai_giang_thiet_ke_luan_ly_1_chuong_4_linh_kien_mach_dien_tu.pdf